Cadence FPGA System Planner

完整性高的FPGA-PCB系统化协同设计工具

在较新的FPGA设计中几乎有超过千个可程序的IO pin，若再包含多颗的FPGA时，工程师就会遇到初期规划IO pin并配合后期layout placement时该如何最佳化的瓶颈及困难，Cadence® OrCAD® 及 Allegro® FPGA System Planners 便可满足较复杂的设计及在设计初期产生最佳的IO pin规划，并可在透过FSP做系统设计时同步整合logic、schematic、pcb，实现单颗或多颗FPGA pin及layout Placement的最佳化，藉由整合式的界面以减少重复在design及pcb layout的测试及修正的过程及沟通时间，甚至透过最佳化的pin mapping、placement后可节省更多的走线空间或迭构， FSP不仅能使产品加快上市时间，还能够节省设计成本。