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崭新的技术,整合的架构,完善的功能
Cadence® Allegro® PCB Design CIS - XL 系列的设计软件能提供您最完善的功能及整合的解决方案。Cadence®公司以同样先进的技术及数据平台为基础，除了原有方便的走线及铺铜之外，更整合高速讯号布线时的种种考量。当您从 -L系列升级到 Allegro PCB Design CIS - XL 系列，可无痛升级的利用您原始的BRD档案、利用原先熟悉的接口轻松达成进阶的需求 。
Cadence 更整合了从 IC 设计到芯片封装到布线设计的完整架构，您可整合 IC 及封装上的线长到布线环境中以求得最适当的各走线线长，而不再是同组 BUS 在 ” 布线 ” 时都要走相同线长，别忘了现在的封装大小已经使得其内部的线长差异足以影响到讯号时序。我们最终的希望是 DIE to DIE 的长度一致，而非板上的线长一致，才能符合现今高速讯号的种种考量。
另外实时DFA检查功能，让您在摆放零件时会实时的检查零件到零件的安全间距值，在摆设零件时Constraint Manager也能实时反应出讯号时序上的效果，让您在摆放零件时兼顾到讯号特性以及可布线率、可制造性的最好位置
| 高速讯号规范High-Speed Constraint Allegro XL的Constraint Manager 可以跨产品的显示出高速讯号布线所定的条件及其实际布线的现状，除了”电子表格” 式的接口之外，更能以阶层式的效果来展现不同的规范，让你轻松掌握高速讯号设计的各项要点。 在设计的过程中，可随时执行Constraint Manager来查看、新增、管理高速讯号的规范。当规范(在不同产品)被订定之后，利用其紧密连结allegro及高速讯号规范的特性，可用来管控摆设零件的条件，当布线有不符的讯号也会马上显示不同颜色。 |
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| Advance Floorplanning & Placement(XL) Allegro 也提供了强大且实用的零件摆设功能，例如工程师或设计者可以在自动或手动的摆放零件时，将零件指定到特定的区块，在选择零件时也可以依照相关的讯号名称料号或线路图的页码来选择零件。 另外，XL也提供了实时的DFA许检查和分析，让您在摆放零件时有实时的零件到零件上的安全检查，利用其二维电子表格格式宣告各类零件之间的间距值，例如零件的边到边、边到头或头到头的间距值。 在摆设零件时Constraint Manager也能实时反应出讯号时序上的效果，因此电路板的设计者可以在摆放零件时兼顾到讯号特性以及可布线率、可制造性的最好位置。
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| 支持跨被动零件时序控制 xnet(XL) 当我们要监控的讯号是由IC到IC之间的总长，但其中可能串了被动零件如电阻， 使得电阻两端的讯号名称不同，造成我们必须自行计算两端的长度再自行加总， 跨零件时序控制就可以自动把此被动零件两端的讯号自动求和串成XNET自动求和全长。现在Xnet名称更可藉由Property CDS_XNET_NAME，配合设定Ignore、Select参数，自行选择Xnet之名称。
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| PIN DELAY(XL) 由于现今零件包装的能力尺寸的极大，使得IC封装到零件接脚的线长可能有超过我们可允许的误差值，所以当布线时，必须将封装内的长度一并考虑此接脚内的封装长度PIN DELAY将所需求的理想长度各扣除两端的PINDELAY才是此讯号在电路板上所需布线的实际长度，而不再是所有讯号皆布线等长线。
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| Z-AXis Z轴支持，可合并计算布线换层时跨贯孔轴之DELAY值。
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| Group Routing(Space Control) 当我们在整组布线时我们可以设定的布线间距值,在布线的过程可以随时设定或更动新的整组布线间距或是设定新的导引线,并且可以选择所要使用的贯孔排列模式。
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| Display of Cline Segments Crossing Plane Voids (XL) 为使讯号的完整性，避免走线时跨在plane void，可执行指令Display /Segments over Voids 当走线跨过内层之antipads, split plane gaps或手动挖开之Void区域时，则会Highlight显示.并产生其相关报表。
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| Plane Aware Cline Spreading (XL) 走线间距的平均化可参考Voids区域，自动闪内层Void范围并平均各布线间之间距。
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| Backdrilling (XL) 针对高频讯号提供Backdrilling，可产生特定的钻孔信息，并配合制程及指定钻孔深度，将这些高速讯号的PTH Stub钻除。
从报表检查分析结果,及针对Pad/Via产生相对应之符号
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