整合的高速讯号设计及分析架构
Cadence® Allegro® PCB SI能够直接存取电路版的数据，减少数据转换的动作，并且将其规则和模型整合在电路板的设计文件中，而此整合的环境能够考量从前端到后端的多重讯号电气特性架构，例如能自动辨识并且萃取出差动讯号以及跨被动组件的延伸讯号(XNET) ，并能够将它视为单一电气特性的讯号加以分析仿真。
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设计规范最佳化
当您要优化设计规范时，Allegro PCB SI提供最佳图形化的SigXplorer环境，利用其Solution Space的操作接口让您能够方便地订定设计规范，也可方便去定义讯号参数分析或是自定激励讯号以及量测效果来作做布线前的讯号分析。
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SPICE为基础的模拟架构
Allegro PCB SI的仿真引擎包含以SPICE为基础的仿真器以及强大的MACRO-MODEL 架构，能够结合传统的SPICE架构和高速行为模型的架构，让您可以仿真集肤效应、讯号回路阻抗、不同频率的介电系数等条件。
此强大的模型语言让您能够顾虑到标准IBIS之外的其它讯号特性，例如不同频率下的IO缓存器、不当匹配及传输线的频率响应等等效果，让我们能够精确的预测及模拟传输线的效应。
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总线的同步讯号来源分析
Allegro PCB SI可以快速便捷的方法来对总线的同步讯号来源分析，可大幅缩短仿真同步讯号来源(包含或是不含ODT)的(read/write, active, idle)的各种架构，并且可将结果储存在设计数据中。
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DIE到DIE的传输线分析
Allegro PCB SI透过简单的设定流程就可支持多重式跨接板的传输架构，能够让仿真传输线讯号从子卡串到主板上的效应，除了从中萃取其完整的布线架构、零件摆设以及布线参数以达到DIEtoDIE之间系统阶的仿真效果。
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Constraint 验证的设计架构
Constraint manager 能够与Allegro PCB SI、Allegro 线路图、Allegro PCB Design XL直接整合，让您找出最好的布线架构以作为布线时的验证流程。
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模型整合接口
方便易用的模型整合接口可以让我们快速地建立、管理及验证模型数据，DML支持的格式种类有：
- IBIS 4.1 外部模型，如 VerilogR-A、Cadence SpectreR、HSPICE、Cadence eSpice models
- Mentor/Quad XTK
- Cadence Device Modeling Language (DML)
所含的 Spectre-to-DML转换程序可从Spectre输出结果及buffer options可转成 DML 模型数据，利用其验证过的best-curve-fitting智能机制,让模型数据中精确整合了Spectre所输出标准、 最大、最小的各种 V-I 和 V-T 值，另含HSPICE-to-IBIS转换程序可从HSPICE模型来建出IBIS模型。
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I/O BUFFER MODELS
支持的 I/O buffer 模形格式有:
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Cadence Allegro PCB SI DML |
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Synopsys HSPICE transistor-level models (另需HSPICE 仿真程序及授权，不包含于Allegro PCB SI中) |
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Spectre transistor-level models (只支持 Sun Solaris、HP UX 及 Linux RHEL 3.0 平台上) ，此工具是Allegro PCB SI XL上所附的 Spectre有限制版本。 |
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IBIS 4.1 External Model support for HSPICE、Spectre、Verilog-A andCadence DML |
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Mentor/Quad XTK |
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整合Mentor Borad Station 的流程
Allegro PCB SI可整合到Mentor Board Station 的高速电路设计环境中对其图档做分析，Allegro PCB SI也可用来分析高速讯号及定义设计规范，当Allegro PCB Router依此摆好零件，布好高速讯号线后再回传至Mentor Board Station中，另外Allegro PCB SI也有接口将Mentor Board Station图文件转成Allegro的 .BRD檔。
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DESIGN-IN IP PORTFOLIO
利用高速讯号的”IP设计套件”能让我们加快产品设计的导入时程，Cadence 已有许多的IP设计套件可供选购，对于现今 intel的64位架构，Cadence就可提供您一个完整的设计解决方案，IP设计套件包含了已可模拟的架构以及已验证过的相关模型，另外还有定义好constraint 的范例文件教学文件、相关文件、相关工具程序和范例文件。
高速讯号的设计套件还包含了整套已定义好高速讯号特性的各IC零件的详细数据，利用Cadence公司与各大零件制造商紧密合作所发展出的IP设计套件，可让各系统商在设计产品时大幅的缩短产品导入的时程。
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专为电源系统设计的ALLEGRO PCB PI OPTION XL选项
Allegro PCB PI Option XL 选项是一个附加在 Allegro PCB SI上的选项，其特有的整合分析环境可让我们量化及电源系统上的噪声控制， 利用这样的环境可让工程师专注在设计上而不必费心于ＣＡＤ与其它分析系统之间的数据转换，这个由ＳＵＮ MICRO system转移到ＣＡＤＥＮＣＥ的嵌入式核心技术，能方便地分析高速讯号上的电源传输系统。
Allegro PCB PI Option XL 选项可让我们设计及优化高速讯号上与频率相关的供电路径阻抗特性，所以我们可以很快速且容易地执行重复的 “修改-仿真-分析”的流程，快速地分析出电源传输系统在所选的监控频率下之电源传输系统阻抗值。
| 设定精灵 |
| 设定精灵能够收集电路版上所需要的相关信息，例如外型整体结构、电源层的形状、电源层与地层的对应效果以及所附属的直流讯号名称，还有相关的电容零件库讯息。 |
| 频域响应分析 |
Allegro PCB PI Option XL也结合了成熟且强大的频域分析核心及设计环境，能以频域来分析及量化出电源传输系统的阻抗值，找出所定之特定频率下的问题点，在分析时会加载电源传输系统上，如ＶＲＭ、降压电容、旁路电容及电源铜箔等各项数据数据，以计算出解耦电容最经济的数量及容值，并可引导您放在最适当的位置上。
在设计前段，可执行单点分析， 以确定在指定的工作频率下所预定的电容数量仍能维持住其目的阻抗值。如果零件已摆设完成可执行多点模拟可加载各电容在板上的位置及其回路容抗值以计算出其波型图，利用波型图上的目的阻抗线的位准，可很快的看出电路板上的哪些区域是超出位准。 |
| VRM Edito |
| 利用VRM EDITOR简单易用的环境，可定义输入感抗来计算所要的目的阻抗， 当您定义了可允许的涟波电源及的动态电流后就能够帮您计算出目的阻抗， 并且会将结果显现在波形图中，利用此波形图的显示效果可轻易的找出电路版上有哪些区块已经超过了目的值。 |
| 时域下的电源涟波 |
| 能够以时域讯号来验证所选用的解耦合电容及摆放位置的效果 |
| 完整的设计及分析环境 |
| Allegro PCB PI Option XL 提供了一个特有且实用的PDS设计环境，利用其简单的点阅步骤您可以很快的找出板上的问题点所在，并可以得到所需电容类型及数量的建议，利用其整合的设计及分析环境，工程师可以选用并摆放解耦合电容到适当的位置上，并且很快的看到问题是否已被解决。 |
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